8 月 22~24 日举行的 Hot Chips 33 半导体产业线上会议，处理器大厂 AMD 说明 3D 堆叠技术发展方向，分享旗下 3D V-Cache 的细节。AMD 表示，封装选择和芯片架构将决定产品性能、功率、面积和成本，AMD 称为 PPAC。如果将发表和即将推出的产品纳入，AMD 有多达 14 种小芯片设计封装架构正在进行。
外媒报导，AMD 负责封装技术发展的高级研究员 Raja Swaminathan 表示，并非每个解决方案都适合所有产品。即使未来模组化设计和协调封装架构已是业界共识，且各厂商展示的解决方案都证明这点。因成本问题，并非所有方案都适合消费市场。如装有 3D 垂直暂存（3D V-Cache）技术的 Zen 3 架构桌上型处理器，要有 12 核心以上或 16 核心，并提供 L3 暂存内存的处理器才适用。
6 月 AMD 就介绍过 3D 垂直暂存技术是采用台积电 SoIC 技术。随着硅通孔（TSV）增加，未来 AMD 会专注更复杂的 3D 堆叠技术，如核心堆叠核心、IP 堆叠 IP 等项目，最终硅通孔间距会非常紧密，以至于模组拆分、折叠，甚至电路拆分都成为可能，彻底改变目前对处理器的认知。
AMD 还分享一些用在 Zen 3 架构处理器的 3D V-Cache 技术，使用 3D 微突（Micro Bump）和硅通孔互连方案，结合全新亲水介电键合与 Direct CU-CU 键合技术。混合键合间距仅 9µ，小于英特尔 Forveros 互连的 10µ。AMD 预计 3D Chiplet 技术能提供 3 倍互连能效，以及 15 倍互连密度。
(首图来源：AMD)
