外媒报导，处理器大厂英特尔 (Intel) 可能会重新著重芯片晶体管设计，用于 2 奈米以下等级半导体制程技术。
近期新专利似乎说明英特尔发展方向：透过“堆叠叉片式晶体管”（stacked forksheet transistors）技术，保持摩尔定律 (Moore′s Law) 前进动力。不过专利技术并没有太多细节，且英特尔也没有说明 PPA 改进数据可供参考。
英特尔表示，新晶体管设计最终可达成 3D 和垂直堆叠 CMOS 架构，与最先进场效晶体管相比，允许增加晶体管数量，且专利描述奈米带晶体管和锗薄膜使用。锗薄膜将充当电介质隔离墙，在每个垂直堆叠晶体管层重复，最终决定有多少个晶体管能相互堆叠。
其实英特尔早在 2019 年就在国际电子元件会议 (IEDM) 活动展示 3D 逻辑整合研究，当时称为“堆叠奈米片晶体管”技术。此技术如何提高晶体管密度、性能和能效具体数据，英特尔至今没有公开。
比利时微电子研究中心 (Imec) 2019 年曾宣布，开发出第一个相关技术的标准单元，模拟结果显示用于 2 奈米制程节点，会比传统方法显著提高晶体管密度，可望恒定频率下 10% 运算速度提升或 24% 能效提升，同时减少 20% 单元面积，静态随机存取内存（SRAM）占用空间将显著减少 30%。因英特尔与 Imec 在奈米电子学领域有密切长久关联，Imec 研究成果也成为英特尔新专利的基础。
(首图来源：Flickr/stargazer2020 CC BY 2.0)
