电子元件尺寸将在六年内微缩至量子力学的极限，改善元件功率消耗达到节能效果，成为未来发展趋势。交通大学电子工程系荆凤德教授团队找出超低功耗快速上升晶体管及单晶体管动态随机存取内存，将减低未来的积体电路功率达 10 倍之多，实现行动装置 10 天充一次电的期望。研究成果刊登在 IEEE Newsletter 通讯封面故事，更受邀发表技术简介“节能电子元件的趋势”于 2014 年的 IEEE 通讯。
改变传导材料 突破技术瓶颈
依国际技术蓝图所示，新型“鳍状晶体管”的微缩在 2016 年 7 奈米时即遇到技术瓶颈，因晶体管的电性通道长度只有 3~4 奈米，造成电子的直接量子穿隧以及无法容忍的漏电流，因此必须发明出超越鳍状晶体管的晶体管。然晶体管从 Bardeen, Shockley & Brattain 于 1948 年发明以来，任何大幅的改良如高介电系数晶体管及鳍式晶体管，均十分困难且重要，这也是 IBM 近日宣布投入 30 亿美元于 7 奈米技术的原因。
动态随机存取内存（DRAM）于 2015 年也会遇到技术瓶颈。DRAM 是由一晶体管与一电容组合而成，相较晶体管，电容的漏电流导致额外的功率消耗，因而消耗了系统芯片大量的功率。虽然有介电值高达 100 以上的钛酸锶等材料，然其需使用较厚的介电层减低漏电流，无法填入愈来愈小的 DRAM 中，只好转为增加电容的高度方式来制作 DRAM。目前 DRAM 电容的高/宽比已接近制程极限，须研发出新的结构设计。
目前减低晶体管漏电流的方法是降低电压，然而低电压电流输出亦随之减少，造成积体电路的速度减慢。荆凤德教授的研究团队利用锗晶体管，以锗取代传统硅作为传导材料，拥有较硅晶体管迁移率高 2.6 倍之重大优势。锗晶体管可使未来的晶体管工作电压从目前的 0.7 伏降低至 0.35 伏，功率改善及节能减碳达 4 倍之多；较 Intel 的砷化铟镓晶体管更低漏电流、较少光罩数，但获得更简化的制程以及低成本、高良率。
氧化铪锆晶体管 成功降低十倍功率
虽然使用高速材料的锗晶体管可降低驱动电压、功率及漏电流，仍无法达到张忠谋董事长于 2014 年台湾半导体协会喊出的“10 倍功率降低”目标，因电压降低的极限为晶体管开启时的电流/电压上升速率。为了解决此问题，普渡大学博士生 Salahuddin（现加入 UC Berkeley 胡正明院士团队）及 Datta 教授提出新物理机制“负电容晶体管”；此系列理论与模拟论文已发表，却由荆凤德教授研究团队完成第一个成功的晶体管，使用高介电系数氧化铪锆的“铁电效应”，形成等效负电容，达到晶体管开启时电流与电压皆快速上升，速率远快于目前的晶体管。此突破将减低未来的积体电路功率达 10 倍之多，达到节能行动装置可 10 天充一次电的目标，进而改善人类的生活方式。
此铁电效应亦可形成记忆功能。研究团队发表的氧化铪锆晶体管 DRAM 为单一晶体管结构，与目前晶体管完全相容，可与晶体管微缩至 7 奈米，而速度快上目前 DRAM 千倍，相较 IBM2014 发表结合运算记忆功能的内存处理器－－神经元类人脑，更简单且更先进。
这项重大突破未来将对超低功耗的积体电路技术及节能减碳带来革命性的影响，荆凤德教授也邀请 IBM 资深经理、东芝首席研究员、UCLA、UC Berkeley 教授组成 IEEE 电子材料技术委员会，共同推动此创新超低耗能电子元件。
