台湾在半导体供应链占重要地位，不少相关从业人员对 EDA 工具相当熟悉，但面临新技术的进展，如 AI、5G 的挑战，EDA 工具也得与时俱进，才能发展客户需要的方案。Mentor 在台湾半导体重镇新竹举行年度大会，Mentor IC EDA 部门执行副总裁 Joseph Sawicki 表示，因应现在越来越多人要来设计芯片的需求，Mentor 的工具将从传统 C、C++、RTL 语言之后，也将会看到支援新兴语言如 Python 的可能。
Sawicki 在面对媒体询问时，表示这一时代很多不是传统芯片工程师出身的人，如 AI 工程师，有设计ASIC 芯片的需求，但不会用 C、C++、RTL 等传统语言，Mentor 的 EDA 工具展望未来，也许会陆续支援像是 Python 这类语言也说不定，满足新的一批芯片设计师需求。
Mentor 是三大 EDA 工具之一，相比竞争对手具备完整的 SOC/IC/FPGA/PCV/SI 设计工具与解决方案。Sawicki 在大会演讲时段表示，2017 年西门子购并 Mentor，带来充足的财务后援，而在通路上也扩展 Mentor 的视角和触角。Sawicki 说西门子很认真做 digital twin，在真的制造原型，如芯片，或是造车子前，就在模拟时就预测运算的效率，加上 Mentor 旗下 EDA 工具更加强西门子优势。
▲ 除了因为 AI 造就不少 edge 端芯片需求，EDA 本身也有运用机器学习，辅助工程师避开错误。(Source：科技新报)
未来 5G 驱动资料的成长，无处不在的感测器也将累积大量资料，在不是所有资料适合传上云端处理，造就 edge 装置本地运算的需求，加大各式各样 SoC 芯片的成长，要满足使用者挑剔的体验，可不能花太多时间传输与运输。
Mentor 的软件平台上面，也充份运用机器学习，Mentor Catapult HLS 套件，提供 4 种 AI/Vision 设计工具，其中包括 FPGA 展示器、CPU 子系统、HW/SW 界面等，可轻松建构低功耗的 AI/ML 加速器。其中 Nvidia 的 Tegra X1 制程，受到 Catapult HLS 协助，增进 50% 的生产力，节省 80% 的验证成本。
▲ Nvidia 运用 Mentor Catapult HLS 工具协助 Tegra X1 制程，增进 50% 的生产力，节省 80% 的验证成本。(Source：科技新报)
Mentor 年度大会请来台湾业者分享经验，台积电与微软的专家分享微软则是展示用 Azure 云端平台，运用 Calibre nmDRC 的新增功能、缩短 DRC 收敛时间，加快产品上市的速度。今年初 Mentor 以 Calibre nmPlatform 和 Analog FastSPICE（AFS）Platform中的多项工具，成功支援台积电创新的系统整合单芯片（TSMC-SoIC）多芯片 3D 堆叠技术，完成台积电首颗 3D 芯片的封装作业。流程中，台积电也透过 Mentor Xpedition Substrate Integrator（XSI）软件进行设计规划和网表管理、Calibre 3DSTACK 工具进行实体验证，以及 Caliber xACT 解决方案进行晶粒间的寄生电容萃取。Azure 与 Mentor 配合，能够解决芯片设计时临时需要比较多的运算资源，利用云端弹性特性加运算资源，即时满足所需要的资源。
▲ 群联电子董事长潘健成提及芯片设计公司在新时代的挑战。(Source：科技新报)
群联电子董事长潘健成则说，这年代 IC 设计比起以往更不容易做，最后必须做平台或整体方案，才能有一定营收。而联发科技计算与人工智能技术群处长张家源则分享，采用 Helio P90 芯片进行 3D 的即时姿势识别，怎么靠 edge 本地端的运算资源，移植一般要靠云端才能搞定的运算需求，最终取得即时的资讯，满足AR/VR 的运用。
(首图来源：Mentor)
