针对 HPC 芯片封装技术，台积电已在 2019 年 6 月日本 VLSI 技术及电路研讨会（2019 Symposia on VLSI Technology & Circuits），提出新型态 SoIC（System on Integrated Chips）3D 封装技术论文；透过微缩凸块（Bumping）密度，提升 CPU / GPU 处理器与内存间整体运算速度。整体而言，期望借由 SoIC 封装技术持续延伸，并当作台积电于 InFO（Integrated Fan-out）、CoWoS（Chip on Wafer on Substrate）后端先进封装之全新解决方案。
运用垂直叠合与微缩体积方法，3D 封装成功提升 HPC 工作效率
由于半导体发展技术的突破、元件尺寸逐渐微缩之际，驱使 HPC 芯片封装发展必须考量封装所需体积与芯片效能的提升，因此对 HPC 芯片封装技术的未来发展趋势，除了现有的扇出型晶圆级封装（FOWLP）与 2.5D 封装，将朝技术难度更高的 3D 封装技术为开发目标。
所谓 3D 封装技术，主要为求再次提升 AI 之 HPC 芯片的运算速度及能力，试图将 HBM 高带宽内存与 CPU / GPU / FPGA / NPU 处理器彼此整合，并借由高端 TSV（硅穿孔）技术，同时将两者垂直叠合在一起，减小彼此的传输路径、加速处理与运算速度，提高整体 HPC 芯片的工作效率。
▲ HPC 之 3D IC 封装概念图。（Source：拓墣产业研究院整理，2019.8）
台积电与英特尔积极推出 3D 封装，将引领代工封测厂一并跟进
依现行 3D 封装技术，由于必须垂直叠合 HPC 芯片内的处理器及内存，因此就开发成本而言，比其他两者封装技术（FOWLP、2.5D 封装）高出许多，制程难度也更复杂、成品良率较低。目前 3D 封装技术已对外公告的最新成果，现阶段除半导体代工制造龙头台积电最积极，已宣布预计于 2020 年导入量产 SoIC 和 WoW（Wafer on Wafer）等 3D 封装技术外，另有 IDM 大厂英特尔也提出 Foveros 之 3D 封装概念，将于 2019 下半年迎战后续处理器与 HPC 芯片的封装市场。
随着半导体代工制造商与 IDM 厂陆续针对 3D 封装技术投入研发资源，也将引领另一波 3D 封测技术风潮，相信代工封测厂（如日月光、Amkor 等）也将加紧脚步，跟上此波 3D 封装技术的发展趋势。
▲ HPC 封装趋势发展比较表。（Source：拓墣产业研究院整理，2019.8）
（首图来源：shutterstock）
