台积电近日在线上研讨会上透露了有关于先进制程的大量资讯，目前刚量产的 5 奈米制程良率正迅速赶上 7 奈米，对于苹果 A14X 芯片以及 AMD Zen 4 处理器都是非常好的消息。
通常半导体制程良率是随着时间而下降，并获得更高的产量，也就是学习曲线的概念。不过台积电表示，尽管 5 奈米是更先进的制程，但学习曲线表现比 7 奈米更好，使量产非常顺利，而 5 奈米强化版制程 N5P 也即将于明年开始量产，性能将再度提高 5%，或功耗降低 10%。
基本上只要缺陷数低于 0.5 / cm 2 就算是合格的良率，目前已相当成熟的 7 奈米制程良率为 0.09 / cm 2，但才刚量产不久的 5 奈米制程就已达到了 0.1 / cm 2，显示出比过往更好的学习曲线，这可能主是得益于 EUV 技术的应用，减少了制程步骤，原本需要 4 步 DUV 如今 EUV 能一次完成，降低了生产风险，如此下一季 5 奈米良率就将比 7 奈米更好。
（Source：TSMC）
目前来看 5 奈米将会给台积电带来更强的竞争力，不仅如此，台积电还提供了最新 N4 制程的预览，N4 除了通过减少掩模层来简化制程外，还提供了一条直接迁移路径，可以全面相容 5 奈米设计生态，预期将于明年底试产，2022 年实现量产。
而台积电下一代的 N3 制程将成为世界上最先进的逻辑技术，又会再度出现性能的飞跃与5 奈米相比将实现全节点的技术进步，性能再度提高15%、功耗降低 30%、逻辑密度提高 70%。但值得注意的是，3 奈米仍然会是 FinFET，这点倒是令市场相当意外，预计要到 2 奈米才会采用 GAA。
（Source：TSMC）
当然面对质疑，台积电也表示，经过与客户的协商，3 奈米制程预期的成本及性能表现已受到广泛的支持。尽管三星宣称在 3 奈米将使用 GAA，但台积电仍相当胸有成竹。当然台积电仍在持续探索 3 奈米以下的技术，例如奈米碳管等新材料的应用，不过目前来看单一晶体管的性能提升已渐趋有限，需要更好的设计才能达到更高的效率。
‘Better Yield on 5nm than 7nm’: TSMC Update on Defect Rates for N5
TSMC details its future 5nm and 3nm manufacturing processes—here’s what it means for Apple silicon
TSMC lets us know how 5nm is shaping up – and it’s good news for AMD Ryzen 6000 CPUs
TSMC Plots the Process Course to Its Next ‘Generational Node’
（首图来源：科技新报）
延伸阅读：
台积电技术论坛主题演讲，魏哲家聚焦先进制程与封装，强调客户信任价值
台积电 2 奈米取得突破，将采 GAA 技术并于 2023~2024 年投产
台积电 2 奈米制程将落脚新竹，目前晶圆厂土地正进行取得中
台积电冲刺先进制程，兴建 8,000 人技术研发中心预计 2021 年启用
