晶圆代工厂联电与旗下 IC 设计厂智原 3 日共同宣布，发表智原于联电 28 奈米 HPCU 制程上，可编写程式设计 12.5Gbps 高速解串器（SerDes）的实体层硅智财（PHY IP）解决方案。此次，智原成功结合联电推出的 SerDes PHY，为联电 28 奈米高介电金属闸极（High-K / Metal Gate ）的后闸极技术制程平台中，一系列高速 I/O 解决方案的第一步。
据了解，借由采用涵盖 1.25Gbps 到 12.5Gbps 的可编写程式设计架构技术，智原携手联电发表的 SerDes PHY ，能够轻易支援 10G/1G xPON 被动光纤网络通讯设备。结合不同的 PCS 物里编码子层电路，便可以支援 SGMI I、 XAUI 、 QSGMI I、 USB3.1 、 PCIe 3.0 、 NVM Express 、 SATA 3 等界面标准。
此外，透过智原 SerDes PHY 的高度整合弹性，客户能够在联电的 28 HPCU 平台中缩短 SoC 设计周期，且满足从商用等级高效能配备到穿戴装置低功耗的应用需求。目前，智原在通讯与多媒体等特殊应用芯片上有所斩获，搭配着联电 28 奈米 HPCU 制程的良率逐步提升，智原开始积极介入相关硅智财布属的计划，未来以争取更多客户的委托设计接案。
智原科技首席运营官林世钦表示，随着高阶制程的演进，系统单芯片 （SoC） 的整合复杂度不断地提升。为了支援低功耗的各种高速界面传输标准，高速 SerDes元 件成为影响 SoC 系统效能的关键电路设计技术。而 28 奈米 High-K / Metal Gate 制程为主流的先进制程技术，联电 28 HPCU 展现其技术的效能表现。包含此次发表的 12.5G SerDes ，智原结合联电 28 HPCU 制程的优势，能为客户带来更多高性价比的高速I/O解决方案。
联电硅智财研发暨设计支援处的简山杰资深副总经理也指出，智原是联电长期合作的 IP 供应商，能够充分掌握联电的制程特性，于现有的各个制程平台上提供了相当多的硅验证 IP。未来，智原的可编程 SerDes IP 纳入 28 HPCU 平台资源后，可帮助客户扩展更高阶的产品市场。
（首图来源：《科技新报》摄）
